上周四，韩国半导体巨头三星宣布，其下一代 2.5D 封装技术 I-Cube4 即将上市，该技术提升了逻辑器件和内存之间的通信效率，集成 1 颗逻辑芯片和 4 颗高带宽内存（HBM）。
另外，该技术还在保持性能的前提下，将中介层（Interposer）做得比纸还薄，厚度仅有 100μm，节省了芯片空间。
加拿大电气工程技术专家阿德里安・吉本斯（Adrian Gibbons）对 I-Cube4 作了较为详细的解读。
一、高性能计算需求不断提升，封装设计难度提高在过去的几年中，高性能计算（HPC）领域的需求一直在稳定增长，ML（机器学习）在 5G 边缘的应用更是加大了这一需求。
过去的几年，在 3D NAND 等器件中，2.5D 和 3D 芯片堆叠正在逐步取代传统 IC 封装设计。
据阿德里安介绍，相比传统的封装技术，2.5D 封装技术具备三项关键优势，分别是较低的芯片空间（footprint efficiency）、优秀的热管理和更快的运行速度。
当下，在超算、数据中心等领域，CPU、GPU 的内核数量不断增加，热管理的难度也在不断提升。
三星的新型 I-Cube4 封装技术包含 4 个 HBM 和 1 个逻辑芯片，通过异构集成，提升了逻辑和内存之间的访问速度与电源效率，并能够应用于高性能计算、AI、5G、云等多种应用。
▲ 中介层可堆叠实现高带宽内存接口（来源：Bo Pu）
二、三星控制中介层厚度，降低互连中介层是多个芯片模块或电路板传递电信号的管道，也是插口或接头之间的电信号接口。
一般来说，随着芯片复杂度的提升，硅底中介层也会越来越厚，但 I-Cube4 的中介层厚度仅有 100μm，提升了产品性能。
据阿德里安介绍，I-Cube4 的 2.5D 封装技术降低了空间占用和功率损耗，也使互连较小，加强了产品的热管理。
另外，HBM 信道中的电信号完整性也是一个关键参数。通过将基准眼图掩模应用到电信号的眼图（Eye masks）上，可确定实际电路的传输质量，是评估信号完整度的最佳方式之一。
所以三星的研究人员采用该方法比较了两种不同的图层拓扑（layer topologies），以评估最佳性能，还将两种不同结构下的走线（trace）宽度和各走线之间的距离进行了比较。
▲ 眼图的 6 毫米走线（左）和 9 毫米走线（右）（来源：Bo Pu）
通过研究，三星研究人员发现，两种结构在 3μm 处的性能相似，是其走线之间最小距离的 3 倍，遵循被称为 3W 的布线原则。这是因为在 PCB 设计中，走线之间会产生干扰，应保证线间距足够大。当线中心间距不少于 3 倍线宽时，则可保持 70% 的电场不互相干扰，这种布线规则称为 3W 原则。
最后，三星还针对 I-Cube4 开发了无模具架构（mold-free structure），通过预筛选测试，在制造过程中找出缺陷产品，从而有效地提升成品率。另外，这也减少了封装步骤，节省了成本并缩短了周转时间。
